在海量数据存储和超快速数据处理需求的推动下，开发超快速可插入存储设备势在必行。主要问题：操作速度慢，数据保留时间短，数据保留差，预期/写入率低等。将达到极限。其中，关键挑战在于超薄硅主体材料表面上的大量界面悬空键，这会严重影响器件性能。因此，迫切需要找到可以无缝集成到设备级结构中的原子级尖锐接口。
在所有最初的研究系统中，二维原子晶体及其异质结构都出现在具有理想原子级取代表面且没有表面悬空键的新材料系统的这一阶段。它们不受短期影响，因此现有研究已使用二维原子晶体来构造闪存设备，但该设备的性能并不理想。这些闪存设备的编程时间非常长，大约为几微秒到几秒。轻微的写入比率也很低，在10到106的范围内。尽管半浮栅的器件结构用于将编程时间转换为数十秒，但数据保留时间却非常短，只有一个几秒钟，因此不适合长期存储。理论仿真表明，基于层状材料的平面结构制造的理想浮栅存储器件的工作时间可以快至纳秒。但是，到目前为止，超快速浮栅存储设备还没有成功。

中国科学院院士，中国科学院物理研究所/北京国家凝聚态物理研究中心专家高洪军，博士生吴良美，副教授包立宏等使用二维范德华异质结的原子级尖锐界面和增强的界面取代特性，无需修改商用设备的结构。首次插入了超快速的浮栅存储设备，并实现了其纳秒级（约20 ns）的读写时间（对于商用闪存设备为数百微秒），并且快照/写入时间极高。已完成。输入比例（?1010）和极长的存储时间（超过10年）。

图1a和1b是该装置的示意图和光学显微照片。 InSe是垂直的，hBN是隧道势垒层，MLG是浮栅，SiO2是控制栅介电层，重掺杂硅是控制栅。高分辨率扫描透射电子显微镜的表征表明，InSe / hBN / MLG异质结具有原子级的清晰界面特征（图1c-e）。基本存储特性表明，浮栅效应晶体管具有较大的存储窗口（图2）。通过在控制栅极上施加幅度+ 17.7 / -17.7 V的脉冲电压和160 ns的半峰宽来对浮动栅极存储器进行编程/操作。浮栅显示出很高的填充/写入比率（预期状态/编程状态电流比率为?1010），极长的存储时间（超过10年）和出色的扩展（重新读取和擦除的次数为大于2000）（图3）。短脉冲电源（半宽度为21 ns，幅度+ 20.2 / -20.8 V）可对器件进行写入/对齐，仍可实现较高的写入/写入比（1010）和超快速读取（图4a-d）；通过用MoS2代替InSe进行分解，还可以实现超快的编程/替换操作，这表明具有原子级清晰接口的范德华异质结构实现了超快浮栅存储器的通用性。得益于极高的期望/写入比，该研究通过优化hBN的厚度实现了浮栅存储器的多值存储（图4e）。

基于原子级尖锐接口的Van der Waals异质结超快速浮栅存储器的编程速度相当于动态随机存取存储器的编程速度（10 ns），同时，它可以替代并具有大容量存储特性。这对于未来高性能和卓越存储的发展具有重要意义，它也为进一步发展基于范德华异质结构的高性能电子设备提供了创新思路。未来的主要应用挑战是替代大面积hBN和二维原子晶体掺杂材料的外延生长以及集成器件的构造。

5月3日，有关研究结果在线发表在《自然纳米技术》上，主题是实现具有原子敏感接口的超高速非易失性存储设备

图1.基于InSe/hBN/MLG范德瓦尔斯异质结的浮栅场效应晶体管的器件结构及原子级锐利的界面特性

---